SystemVerilogアサーション・ハンドブック

内容詳細

SystemVerilogでは、Verilog HDLが大幅に機能強化されている。

特に検証面で、テストベンチ構文とアサーション構文が追加されたことが大きい。

本書は、その中でも通称SVA(SystemVerilogAssertion)と呼ばれるアサーション構文に焦点をあて、アサーション・ハンドブックとして書かれている。

多くの記述例を用い設計/検証者に親しみやすい構成をとっているので、SVAを用いてアサーション活用を始めるための絶好の書籍である。